青岛科技大学实验报告实验课程：EDA技术实验姓名：吴业宁学号：0807010212年级：08级专业班级：自化082台号：12实验日期：2010-11-27自动化与电子工程学院实验一运算电路的设计与仿真一、实验目的1．设计一个1位全加器，设计模块分层次。2.先设计半加器，再用半加器构成1位全加器。3．对设计的两层电路分别进行综合与仿真分析。二、实验准备1．阅读教材第3章（电子工业出版社）有关内容。2．画出设计的逻辑电路图。三、实验内容与步骤1．在自己建立的工作目录下，输入所设计的逻辑电路图。半加器原理图全加器原理图2．按步骤进行操作和仿真。四、仿真结果及分析（屏幕硬拷贝图）1位半加器时序仿真输出波形分析：半加器可由一个2输入与门和一个2输入异或门组成，实现了两个数的相加。输入信号a、b相加，cout输出进位信号，sout输出相加后的低位结果。1位全加器时序仿真波形图分析：全加器可由两个半加器模块与一个或门组成，实现了两个数与进位的相加。输入信号a、b与cin三个信号相加，cout输出进位信号，sum输出相加后的低位。实验二触发器的设计与仿真一、实验目的1．用Verilog设计一个触发器。2．对设计的触发器进行仿真分析。二、实验准备1．阅读教材第8章相关内容。2．用Verilog语言设计一个边沿触发器（可选D、JK、T、RS），要求带有异步（或同步）置位和复位功能。三、实验内容与步骤1．在自己建立的工作目录下，编写输入所设计的程序。moduleD(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputq,qn;regq,qn;always@(posedgeclkornegedgesetornegedgereset)beginif(!reset)beginq<=0;qn<=1;endelseif(!set)beginq<=1;qn<=0;endelsebeginq<=d;qn<=~0;endendendmodule2．按步骤进行操作和仿真。四、仿真结果及分析（屏幕硬拷贝图）分析：上述触发器是一个带有异步清0和异步置1的D触发器。由状态方程可知，实验结果与计算结果一致分析：上实验三3位LFSR的设计与仿真一、实验目的1．用Verilog设计一个3位线性反馈移位寄存器电路。2．对设计的电路进行仿真分析。二、实验准备1．阅读教材第8章和提供的的参考资料。2．用Verilog语言设计一个3位线性反馈移位寄存器电路。三、实验内容与步骤1．在自己建立的工作目录下，编写输入所设计的程序。moduleLSFR(clk,p,q);inputclk,p;output[2:0]q;wireclk,p;reg[2:0]q;always@(posedgeclk)if(p==1)q<=3'b111;elsebeginq[0]<=q[1]^q[2];q[2:1]<=q[1:0];endendmodule2．按步骤进行操作和仿真。四、仿真结果及分析（屏幕硬拷贝图）分析：线性反馈移位寄存器是将两个（或多个）高位触发器的输出结果进行异或运算，然后反馈到输入端。它的作用是产生伪随机序列。状态图为111-110-100-001-110-101-011-111依次循环。结果与先前计算结果一致。