淮阴工学院EDA技术实验指导书编者：叶小婷电子与电气工程学院2014年6月7日-I-目录实验一基于QUARTUSII图形输入电路的设计1实验二基于VHDL格雷码编码器的设计16实验三含异步清零和同步使能的加法计数器18实验四八位七段数码管动态显示电路的设计20实验五数控分频器的设计22实验六图形和VHDL混合输入的电路设计23实验七四位并行乘法器的设计26实验八基本触发器的设计28实验九四位全加器设计30实验十矩阵键盘显示电路的设计32实验十一用VHDL设计七人表决器35实验十二用VHDL设计四人抢答器37实验九熟悉PROTEL99环境39实验十原理图设计42实验十一元件制作与网络表操作44实验十二印刷电路板设计47附录一实验箱常用管脚分配表49附录二参考程序51编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第PAGE71页共NUMPAGES73页第PAGE\*MERGEFORMAT71页共NUMPAGES\*MERGEFORMAT73页实验一基于QUARTUSII图形输入电路的设计一、实验目的1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。2．初步了解QUARTUSII原理图输入设计的全过程。3．掌握组合逻辑电路的静态测试方法。二、实验设备PC机一台；AlteraBlaster下载器一根；THGSC-3型实验箱一台。三、实验原理3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。四、实验内容在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D1~D8）。通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验箱中的拨动开关与FPGA的接口电路，LED灯与FPGA的接口电路以及拨动开关、LED与FPGA的管脚连接在用户手册中都做了详细说明，这里不再赘述。五、实验步骤下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。建立工程文件1）选择“开始>程序>Altera>QuartusII9.0”，运行QUARTUSII软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-1所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1所示界面。2）选择软件中的，新建一个工程。如图1-2所示。3）点击图1-2中的Next进入工作目录，工程名的设定对话框如图1-3所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如exp1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。图1-1QUARTUSII软件运行界面图1-2新建工程对话框工程目录工程目录工程名称顶层实体名称图1-3指定工程名称及工作目录4）点击Next，进入下一个设定对话框，按默认选项直接点击Next进行器件选择对话框。如图1-4所示。这里选用CycloneII系列芯片EP2C35F672C8为例进行介绍。用户可以根据使用的不同芯片来进行设定。图1-4器件选择界面首先在对话框的左上方的Family下拉菜单中选取CycloneII，在右边的Speedgrade下拉菜单中选取8，在左下方的Availabledevices框中选取EP2C35F672C8，点击Next完成器件的选取，进入EDATOOL设定界面如图1-5所示。图1-5EDATOOL对话框5）点击Next出现新建工程以前所有的设定信息，如图1-6所示，点击Fin