数字钟电路的分析与设计（常用版）(可以直接使用，可编辑完整版资料，欢迎下载）课程设计目录标题1引言1一、电路原理设计11.1总体方案设计21.2数字钟的组成原理图31.3主干电路设计..31.3.1振荡器电路的设计..31.3.2时间计数器电路的设计..41.3.3译码驱动电路的设计..41.3.4分频电路的设计..51.4扩展电路设计..61.4.1校时电路的设计..6二、基于MULTISIM的电路仿真72.1主干电路的仿真8三、系统分析83.1单元电路设计和器件选择83.1.1定时器83.1.2计数器103.1.3译码显示113.2工作原理123.3电路原理总图12结论......................................................................................................................................13致谢13参考文献14附录15数字钟电路的分析与设计摘要数字钟是采用数字电路实现对“时”，“分”，“秒”的数字显示的计时装置。本系统由振荡器、分频器、计数器、译码器、LED显示器和校时电路组成，采用74LS系列（双列直插式）中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能，进行了各单元的设计，总体调试，以实现它的计时周期为24小时，显示满刻度为23时59分59秒。关键词：振荡器分频器计数器译码器LED显示器引言数字钟是用数字集成电路做成的现代计时器，与传统的机械钟相比，它具有走时准确、显示直观(有荧光七段数码显示器)、无机械传动装置等优点。而且钟表的数字化给人们生产生活带来了极大的方便，大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等。所有这些都是以钟表数字化为基础的。因此，研究数字钟的应用原理及扩大其应用，有着非常现实的意义。一、电路原理设计本系统采用振荡器、分频器、计数器、译码器、显示器、校时电路组成。由LED七段数码管来显示译码器所输出的信号。采用了74LS系列中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。总体的设计方案如下。1.1总体方案设计一个基本的数字钟电路主要由译码显示器,“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器“时”、“分”、“秒”计数器、译码器及显示器电路组成。方案一：首先构成一个CB555定时器和分频器产生震荡周期为一秒的标准“秒”脉冲信号，由74LS160采用清零法分别组成六十进制的“秒”计数器、六十进制“分”计数器、24进制“时”计数器。清零法适用于有异步置零输入端的集成计数器。原理是不管输出处于哪种状态，只要在清零输入端加一个有效电平电压，输出会立即从那个状态回到“0000”状态。清零信号消失后，计数器又可以从“0000”状态开始重新计数。使用CB555定时器的输出作为“秒”计数器的CP脉冲，把秒计数器的进位输出作为“分”计数器地CP脉冲，分计数器的进位输出作为“时”计数器的CP脉冲。使用74LS48为驱动器，共阴极七段数码管作为显示器。方案二：首先构成一个CB555定时器和分频器产生震荡周期为一秒的标准“秒”脉冲信号，由74LS160采用置数法分别组成六十进制的“秒”计数器、六十进制“分”计数器，24进制“时”计数器。置数法适用于具有预置数功能的集成计数器。对于就有预置数功能的计数器而言，在其计数过程中可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器会把预置数输入端A、B、C、D的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。使用CB555定时器的输出作为“秒”计数器的CP脉冲，把“秒”计数器的进位输出作为“分”计数器的CP脉冲，“分”计数器的进位输出作为“时”计数器的CP脉冲。使用74LS48为驱动器，共阴极七段数码管作为显示器。方案一和方案二的设计都很正确，但是方案二在60进制计数器上采用的是置数法，比方案一效果要好。因为清零法在计数进位上不稳定，需要加一个触发器，效果才比较好，但是本着设计简洁，效果稳定的前提下采用方案二。通过数字钟方框图和原理图可以看出，秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实