电⼦设计⾃动化试卷试题（附答案）⼭东英才学院2014-2015学年第⼀学期期末考试课程代码：课程名称：《电⼦设计⾃动化》试卷（A）年级2011级专业本科电⽓⼯程（本试卷考试时间60分钟满分100分）⼀、单项选择题（本⼤题共10道⼩题，每⼩题2分，共20分。）1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL⽂本输⼊→________→综合→适配→__________→编程下载→硬件测试。A.功能仿真B.时序仿真C.逻辑综合D.配置3.IP核在EDA技术和开发中具有⼗分重要的地位；提供⽤VHDL等硬件描述语⾔描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A.软IPB.固IPC.硬IPD.全对4.综合是EDA设计流程的关键步骤，在下⾯对综合的描述中，_________是错误的。A.综合就是把抽象设计层次中的⼀种表⽰转化成另⼀种表⽰的过程。B.综合就是将电路的⾼级语⾔转化成低级的，可与FPGA/CPLD的基本结构相映射的⽹表⽂件。C.为实现系统的速度、⾯积、性能的要求，需要对综合加以约束，称为综合约束。D.综合可理解为，将软件描述与给定的硬件结构⽤电路⽹表⽂件表⽰的映射过程，并且这种映射关系是唯⼀的（即综合结果是唯⼀的）。5.⼤规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。A.可编程乘积项逻辑B.查找表（LUT）C.输⼊缓冲D.输出缓冲6.VHDL语⾔是⼀种结构化设计语⾔；⼀个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。A.器件外部特性B.器件的内部功能C.器件外部特性与内部功能D.器件的综合约束7.电⼦系统设计优化，主要考虑提⾼资源利⽤率减少功耗（即⾯积优化），以及提⾼运⾏速度（即速度优化）；下列⽅法中________不属于⾯积优化。A.流⽔线设计B.资源共享C.逻辑优化D.串⾏化8.进程中的信号赋值语句，其信号更新是_________。A.⽴即完成B.在进程的最后完成C.按顺序完成D.都不对9.不完整的IF语句，其综合结果可实现________。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10.状态机编码⽅式中，其中_________占⽤触发器较多，但其简单的编码⽅式可减少状态译码组合逻辑资源，且易于控制⾮法状态。A.⼀位热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码⼆、程序填空题（本⼤题共10空，每空2分，共20分。）1.下⾯程序是1位⼗进制计数器的程序描述，试补充完整。LIBRARYIEEE;USEIEEE._____________.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOF______ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)_______IF__________________THEN--边沿检测IFQ1>10THENQ1<=(OTHERS=>'0');--置零ELSEQ1<=Q1+1;--加1ENDIF;ENDIF;ENDPROCESS;__________ENDbhv;2.下⾯是⼀个多路选择器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel:____STD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:____STD_LOGIC_VECTOR(___DOWNTO0));ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy<=Awhensel='1'____________;ENDbhv;三、EDA名词解释题（本⼤题共7道⼩题，1⾄6题每题2分，第7题8分，共20分。）1.ASIC2.FPGA3.CPLD4.EDA5.IP6.SOC7.简要解释JTAG，指出JTAG的⽤途仔细阅读下列程序，回答问题LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1