PAGE\*MERGEFORMAT1浙江万里学院实验报告成绩：教师：施炯课程名称：可编程逻辑器件应用实验名称：七段译码显示电路的设计专业班级：通信093姓名：申屠思凡学号：2009017402实验日期：2011.4.12一、实验目的：1、掌握并行连接的七段数码管译码器工作原理，频率分频原理，掌握计数器的原理及设计方法；2、设计一个60进制计数器；3、利用实验二的七段数码管电路进行显示；4、学会运用波形仿真测试检验程序的正确性；二、实验要求：1、用VHDL语言进行描写；2、进行波形仿真测试；3、严格按照实验流程进行；4、管脚映射按芯片要求进行，在数码管上显示译码后的数字；5、查看资料，描述七段译码器的工作原理；三、实验结果：1.分频器VHDL程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfp5isport(clk50M:instd_logic;clk1:outstd_logic);endfp5;architecturertoffp5issignalt:INTEGERRANGE0TO6;signalclk:std_logic;beginprocess(clk50M)beginifrising_edge(clk50M)thenift=5thent<=0;clk<=notclk;elset<=t+1;endif;endif;endprocess;clk1<=clk;endrt;2.计数器VHDL程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycnt60isport(clk:instd_logic;outlow:bufferstd_logic_vector(3downto0);outhigh:bufferstd_logic_vector(3downto0));endcnt60;architecturebehavofcnt60isbeginprocess(clk)beginifclk'eventandclk='1'thenifouthigh="0101"andoutlow="1001"thenouthigh<="0000";outlow<="0000";elsifoutlow="1001"thenouthigh<=outhigh+1;outlow<="0000";elseoutlow<=outlow+1;endif;endif;endprocess;endbehav;3.七段译码器VHDL程序libraryieee;useieee.std_logic_1164.all;entityshumaisport(din:instd_logic_vector(3downto0);seg:outstd_logic_vector(6downto0));endshuma;architecturedengofshumaisbeginprocess(din)begincasediniswhen"0000"=>seg<="0111111";--"0"when"0001"=>seg<="0000110";--"1"when"0010"=>seg<="1011011";--"2"when"0011"=>seg<="1001111";--"3"when"0100"=>seg<="1100110";--"4"when"0101"=>seg<="1101101";--"5"when"0110"=>seg<="1111101";--"6"when"0111"=>seg<="0100111";--"7"when"1000"=>seg<="1111111";--"8"when"1001"=>seg<="1101111";--"9"whenothers=>seg<="1111001";--"E"endcase;endprocess;enddeng;4.程序包LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;PACKAGEmy_pkgISComponentshamaPORT(din:instd_logic_vector(3downto0);seg:outstd_logic_vector(6downto0));